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基于FPGA/CPLD器件的数字系统设计流程包括哪些阶段()。
多选题
2018-08-03 11:22:13
0
479
A.设计输入
B.综合
C.布局布线
D.仿真和编程
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参考答案
科目:
EDA技术
学科:
信息与通信工程
感兴趣题目
PLD是一种全定制器件。
在EDA设计中一般采用硬件描述语言(HDL)进行电路与系统的描述。
VerilogHDL中assign为持续赋值语句。
VerilogHDL支持赋值语句。
JTAG是JointTestActionGroup,联合测试行动组的缩写。
仿真也称模拟,是对所设计电路的功能的验证。
VerilogHDL不支持条件语句。
IP核中的硬核可靠性高,能确保性能,能够很快投入使用。
SRAM是指静态存储器。
SOC是SystemOnChip,芯片系统的缩写。
CPLD和FPGA都属于高密度可编程逻辑器件。
VerilogHDL中的变量一般分为两种数据类型:net型和variable型。
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VerilogHDL支持循环语句。
TST网络是在电路交换系统中经常使用的一种交换网络,它是三级交换网络,两侧为T接线器,中间一级为S接线器,S级的出入线数决定于两侧T接线器的数量。
码元传输率表示单位时间内传输码元的数目,通常被定义为每秒内传递的码元数,单位是波特(Baud),记为B。
信息传输率它表示单位时间内传递的平均信息量或比特数,单位是比特/秒,可记为bit/s,或b/s,或bps。
调幅的方法主要有()
谐振回路的低频区为()
通常,影响光接收机灵敏度的主要因素是( )
下面几种调制方式中,频带利用率最高的是()。
A律13折线压缩特性中最靠近零点的第1段线的斜率是()。
DXC保护的作用是为了防止伪同步。
根据噪声的来源可分为()。
外同步法:由发送端发送专门的同步信息,接收端将导频信号提取出来作为同步信号的方法。
DTE(数据终端设备)相当于人和机器(计算机)之间的接口。
高斯过程经线性变换后生成的随机过程仍是高斯过程。
HDSL的应用系统配置方式有()。
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